Study All

코딩을 fully 하지 않는다면 task와 function의 구분이 헷갈릴 수 있다. uvm에서는 task와 function이 많이 사용되는데 최근에는 chat gpt 가 있어 매우 편리하다. 자 요약 하자면 task는 주로 sequence 의 동작 같은걸을 기술해 주고 function 은 반복적인 계산 같은 걸을 기술해 준다. 실제 uvm 에서는 많은 상속 받아 쓸수 있는 class 들이 있는데 그 안에 virtual task 나 function 이 있어 해당 format 에 맞게 사용 되어야 될때가 있다. 그 이유는 아래와 같다 요약하면 task는 시간의 흐름을 표현 사용 가능하고 function은 오직 계산만!!

프로그래밍 2023. 5. 23. 21:39

2021.10.28 - [IT정보] - Verilog 인터넷에서 무료 사용하는 법(EDA Playground) Verilog 인터넷에서 무료 사용하는 법(EDA Playground) 1. Verilog 란 무엇인가? Digital 회로 및 시스템에 사용되는 하드웨어 기술 언어이다. Verilog는 회로 설계, 검증, 구현 등으로 사용할 수 있다. Verilog는 C언어와 비슷한 문법을 가졌기 때문에 사람들이 jun-study.tistory.com Verilog module의 구성 앞선 글에서 verilog로 만드는 digital system 이란 set of modules라고 언급한 적이 있다. 그만큼 verilog내에서 module은 전부라고 할 수 있다. 그렇다면 그 module은 어떻게 구성이 되는..

프로그래밍 2021. 10. 28. 22:01