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System Verilog는 Verilog와 거의 비슷하다. Verilog의 확장형이라고 보면 되겠다. Verilog는 hardware를 설계하는데 사용하는 거라면 System Verilog는 Verilog를 통해 설계한 HardWare를 효과적으로 검증 하기 위해 Verilog의 기능에 더 확장한 언어라고 생각하면 된다. (참고로 Verilog도 합성 하지 못하는 경우도 있고 System Verilog로도 합성가능하게 코드를 작성할 수 있다.) Verilog에서 주로 사용하는 Data Type은 아래와 같다. Data - Type 2 or 4 state bits signed/unsigned reg 4 - unsigned wire 4 - unsigned int 4 32 signed System Veril..

프로그래밍 2022. 4. 19. 20:37

1. Verilog 란 무엇인가? Digital 회로 및 시스템에 사용되는 하드웨어 기술 언어이다. Verilog는 회로 설계, 검증, 구현 등으로 사용할 수 있다. Verilog는 C언어와 비슷한 문법을 가졌기 때문에 사람들이 쉽게 사용할 수 있도록 만들어 졌다. 실제 C에서 쓰이는 if와 while도 똑같이 쓰인다. 다른점은 { } 중괄호 대신 begin ~ end 가 쓰인다는 점. 그리고 C에선 없는 시간에 개념이 포함되어 있다. 조금 더 설명해 보자. Verilog는 module이라는 단위로 구성되어 있다. 그래서 verilog로 만든 Digital System 이라는 것은 Set of Modules가 되는 것이다. 큰 module안에 작은 module들이 구성되어 여러 기능을 이룬다. 앞으로 제..

프로그래밍 2021. 10. 28. 21:43