1. System Verilog 는 왜 사용되는가? (feat. Verilog와 다른점)

System Verilog는 Verilog와 거의 비슷하다. Verilog의 확장형이라고 보면 되겠다. Verilog는 hardware를 설계하는데 사용하는 거라면 System Verilog는 Verilog를 통해 설계한 HardWare를 효과적으로 검증 하기 위해 Verilog의 기능에 더 확장한 언어라고 생각하면 된다.  (참고로 Verilog도 합성 하지 못하는 경우도 있고 System Verilog로도 합성가능하게 코드를 작성할 수 있다.)

 

Verilog에서 주로 사용하는 Data Type은 아래와 같다. 

Data - Type	2 or 4 state	bits	signed/unsigned
reg	4	-	unsigned
wire	4	-	unsigned
int	4	32	signed

 

System Verilog는 Verilog에서 사용하는 Data Type 전부를 포함하고 그 이외에 것도 존재한다. 보면 C와 매우 흡사한 것을 알 수 있다. (ex. byte == char)

Data - Type	2 or 4 state	bits	signed/unsigned
logic	4	-	unsigned
bit	2	-	unsigned
byte	2	8	signed
shortint	2	16	signed
int	2	32	signed
longint	2	64	signed

 

앞으로 한동안 검증에 사용하는 System Verilog의 문법을 정리해 보려 한다.