Verilog

1. System Verilog 는 왜 사용되는가? (feat. Verilog와 다른점)

System Verilog는 Verilog와 거의 비슷하다. Verilog의 확장형이라고 보면 되겠다. Verilog는 hardware를 설계하는데 사용하는 거라면 System Verilog는 Verilog를 통해 설계한 HardWare를 효과적으로 검증 하기 위해 Verilog의 기능에 더 확장한 언어라고 생각하면 된다. (참고로 Verilog도 합성 하지 못하는 경우도 있고 System Verilog로도 합성가능하게 코드를 작성할 수 있다.) Verilog에서 주로 사용하는 Data Type은 아래와 같다. Data - Type 2 or 4 state bits signed/unsigned reg 4 - unsigned wire 4 - unsigned int 4 32 signed System Veril..

프로그래밍 2022. 4. 19. 20:37

Verilog 이해하기 3 - Blocking/Non Blocking Assignment

Procedural Assignment의 두 가지 종류 (Blocking, Non Blocking) 이전 글에서 continuous assignment 와 procedural assignment에 대해 다뤘다. 그중 Procedural assignment의 종류인 Blocking Assignment와 Non Blocking Assignment에 대해 다뤄보려 한다. 1. Blocking Assignment Blocking은 우선 = 이 사용된다. Blocking은 Blocking이라는 이름 그대로 해당 문장이 할당이 된 다음다음 할당이 시작된다. 예를 들어 설명하면 module tb; reg [4:0] A,B,C,D; initial begin A=3; B=4; C=5; D=6; A=B+C; B=D; C=..

카테고리 없음 2021. 10. 29. 22:43

verilog 이해하기2 (verilog siganl assignment의 종류)

2021.10.28 - [IT정보] - verilog 이해하기 1 (verilog module의 몸체) verilog 이해하기 1 (verilog module의 몸체) 2021.10.28 - [IT정보] - Verilog 인터넷에서 무료 사용하는 법(EDA Playground) Verilog 인터넷에서 무료 사용하는 법(EDA Playground) 1. Verilog 란 무엇인가? Digital 회로 및 시스템에.. jun-study.tistory.com 2021.10.28 - [IT정보] - Verilog 인터넷에서 무료 사용하는 법(EDA Playground) Verilog 인터넷에서 무료 사용하는 법(EDA Playground) 1. Verilog 란 무엇인가? Digital 회로 및 시스템에 사용..

프로그래밍 2021. 10. 28. 22:12

verilog 이해하기 1 (verilog module의 몸체)

2021.10.28 - [IT정보] - Verilog 인터넷에서 무료 사용하는 법(EDA Playground) Verilog 인터넷에서 무료 사용하는 법(EDA Playground) 1. Verilog 란 무엇인가? Digital 회로 및 시스템에 사용되는 하드웨어 기술 언어이다. Verilog는 회로 설계, 검증, 구현 등으로 사용할 수 있다. Verilog는 C언어와 비슷한 문법을 가졌기 때문에 사람들이 jun-study.tistory.com Verilog module의 구성 앞선 글에서 verilog로 만드는 digital system 이란 set of modules라고 언급한 적이 있다. 그만큼 verilog내에서 module은 전부라고 할 수 있다. 그렇다면 그 module은 어떻게 구성이 되는..

프로그래밍 2021. 10. 28. 22:01

Verilog 인터넷에서 무료 사용하는 법(EDA Playground)

1. Verilog 란 무엇인가? Digital 회로 및 시스템에 사용되는 하드웨어 기술 언어이다. Verilog는 회로 설계, 검증, 구현 등으로 사용할 수 있다. Verilog는 C언어와 비슷한 문법을 가졌기 때문에 사람들이 쉽게 사용할 수 있도록 만들어 졌다. 실제 C에서 쓰이는 if와 while도 똑같이 쓰인다. 다른점은 { } 중괄호 대신 begin ~ end 가 쓰인다는 점. 그리고 C에선 없는 시간에 개념이 포함되어 있다. 조금 더 설명해 보자. Verilog는 module이라는 단위로 구성되어 있다. 그래서 verilog로 만든 Digital System 이라는 것은 Set of Modules가 되는 것이다. 큰 module안에 작은 module들이 구성되어 여러 기능을 이룬다. 앞으로 제..

프로그래밍 2021. 10. 28. 21:43

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